[MARK] PCB设计
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PCB设计的ESD抑止准则
PCB布线是ESD防护的一个关键要素，合理的PCB设计可以减少故障检查及返工所带来的不必要成本。在PCB设计中，由于采用了瞬态电压抑止器(TVS)二极管来抑止因ESD放电产生的直接电荷注入，因此PCB设计中更重要的是克服放电电流产生的电磁干扰(EMI)电磁场效应。本文将提供可以优化ESD防护的PCB设计准则。
电路环路
电流通过感应进入到电路环路，这些环路是封闭的，并具有变化的磁通量。电流的幅度与环的面积成正比。较大的环路包含有较多的磁通量，因而在电路中感应出较强的电流。因此，必须减少环路面积。
最常见的环路如图1所示，由电源和地线所形成。在可能的条件下，可以采用具有电源及接地层的多层PCB设计。多层电路板不仅将电源和接地间的回路面积减到最小，而且也减小了ESD脉冲产生的高频EMI电磁场。
如果不能采用多层电路板，那么用于电源线和接地的线必须连接成如图2所示的网格状。网格连接可以起到电源和接地层的作用，用过孔连接各层的印制线，在每个方向上过孔连接间隔应该在6厘米内。另外，在布线时，将电源和接地印制线尽可能靠近也可以降低环路面积，如图3所示。
减少环路面积及感应电流的另一个方法是减小互连器件间的平行通路，见图4。
当必须采用长于30厘米的信号连接线时，可以采用保护线，如图5所示。一个更好的办法是在信号线附近放置地层。信号线应该距保护线或接地线层13毫米以内。
如图6所示，将每个敏感元件的长信号线(>30厘米)或电源线与其接地线进行交叉布置。交叉的连线必须从上到下或从左到右的规则间隔布置。
电路连线长度
长的信号线也可成为接收ESD脉冲能量的天线，尽量使用较短信号线可以降低信号线作为接收ESD电磁场天线的效率。
尽量将互连的器件放在相邻位置，以减少互连的印制线长度。
地电荷注入
ESD对地线层的直接放电可能损坏敏感电路。在使用TVS二极管的同时还要使用一个或多个高频旁路电容器，这些电容器放置在易损元件的电源和地之间。旁路电容减少了电荷注入，保持了电源与接地端口的电压差。
TVS使感应电流分流，保持TVS钳位电压的电位差。TVS及电容器应放在距被保护的IC尽可能近的位置(见图7)，要确保TVS到地通路以及电容器管脚长度为最短，以减少寄生电感效应。
连接器必须安装到PCB上的铜铂层。理想情况下，铜铂层必须与PCB的接地层隔离，通过短线与焊盘连接。
PCB设计的其它准则
1. 避免在PCB边缘安排重要的信号线，如时钟和复位信号等；
2. 将PCB上未使用的部分设置为接地面；
3. 机壳地线与信号线间隔至少为4毫米；
4. 保持机壳地线的长宽比小于5:1，以减少电感效应；
5. 用TVS二极管来保护所有的外部连接；
保护电路中的寄生电感
TVS二极管通路中的寄生电感在发生ESD事件时会产生严重的电压过冲。尽管使用了TVS二极管，由于在电感负载两端的感应电压VL=L×di/dt，过高的过冲电压仍然可能超过被保护IC的损坏电压阈值。
保护电路承受的总电压是TVS二极管钳位电压与寄生电感产生的电压之和，VT=VC+VL。一个ESD瞬态感应电流在小于1ns的时间内就能达到峰值(依据IEC 61000-4-2标准)，假定引线电感为每英寸20nH，线长为四分之一英寸，过冲电压将是50V/10A的脉冲。经验设计准则是将分流通路设计得尽可能短，以此减少寄生电感效应。
所有的电感性通路必须考虑采用接地回路，TVS与被保护信号线之间的通路，以及连接器到TVS器件的通路。被保护的信号线应该直接连接到接地面，若无接地面，则接地回路的连线应尽可能短。TVS二极管的接地和被保护电路的接地点之间的距离应尽可能短，以减少接地平面的寄生电感。
最后，TVS器件应该尽可能靠近连接器以减少进入附近线路的瞬态耦合。虽然没有到达连接器的直接通路，但这种二次辐射效应也会导致电路板其它部分的工作紊乱。
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针对高速PCB设计问题定义一体化的设计流程
电路板尺寸日渐缩小，电路功能更强，时钟速度和器件上升时间却越变越快，高速设计已成为设计过程的重要部分。要解决PCB设计中日益普遍的高速设计问题，关键要以信号分析为基础，结合设计末期的快速校验来实现一种综合的设计方法。本文介绍Innoveda推出的一体化高速PCB设计流程。
大多数设计工程师都熟悉高速电路设计中的可靠性问题，但在解决关键电路网络中的可靠性问题时仍然凭借经验，很少将高速分析结合到设计中去。然而高速设计问题已不容忽视，GHz级系统时钟、高速系统总线、越来越小的物理尺寸，尤其是器件低于纳秒级的上升沿时间，使得即使最普通的电路板设计都具有信号完整性等问题。
如今，日益增加的设计复杂度和越来越小的元器件管脚封装使得布线密度越来越高，从而传输线效应和其它的信号完整性问题变得更常见。例如，简单地提高半导体器件的上升沿时间，在已经设计定型的电路板中将引入串扰和振铃现象。设计工程师越来越关心设计的可靠性，必须及早地就解决诸如EMI等问题。
为了解决信号完整性问题，设计工程师将更多的时间和精力投入到电路板设计的约束条件定义阶段。通过在设计早期使用面向设计的信号分析工具，运行多种仿真，并仔细地规划电路板拓扑结构，可以制定出电特性和物理特性的综合设计约束条件，从而避免以上述问题。典型的PCB设计流程如图1所示。
然而，几乎没有任何设计环境可以适应这些新的设计要求。当前的典型设计环境大都是面向设计后期，以电路板绘制为主要考虑因素。设计工具提供商现在开始着手应对这些新的设计挑战。但是设计工程师们需要一个全新的方法来解决设计中日益突出的高速设计问题，采用该方法，设计工程师在设计的早期就可以解决问题(图2)。
更紧密的工具集成
要想找出并解决这些高速信号问题，并且不依赖昂贵而费时的电路板测试步骤，关键是要在电路板设计前进行大量的信号分析。当设计工程师发现这些问题后，就能通过改变布线和电路层分布、定义时钟线的布线拓扑、选择特定速度的元器件来保证电路设计一次性成功。
然而以前的信号完整性分析工具都具有很大的局限性，要么不易使用，要么不具有分析整个设计的能力。因此，设计工程师只能靠经验来决定需要重点注意的关键电路网络，或者靠信号完整性综合分析工具来分析。
最近，设计工具开始有了新的突破，开发出针对高速设计问题的有效分析工具。以Innoveda提供的信号完整性分析工具为例，该公司的HyperLynx工具组具有易于使用的特点，并能够提供强大的电路板绘制前后信号完整性分析功能。它的一个突出特征是用户界面非常友好，这使得设计工程师能很快对他们设想到的“可能情况”作出分析，并对终端拓扑等问题进行实验，从而迅速找到满足性能和可靠性的最佳解决方案。对于那些处理高复杂度电路板和系统的工程师来说，Innoveda的XTK信号完整性校验工具组和ePlanner信号完整性规划环境提供了用于超高速信号完整性分析的先进算法和一些成熟的验证功能，包括拓扑分析、高速扫描以及损耗线、蒙特卡罗法以及用于信号完整性分析的高级算法。
过去设计工程师必须在Hyperlynx和XTK间作出选择。最近，Innoveda实现了这两种关键信号完整性分析工具之间的连接，这种连接将二者集成在一起，可以在一个设计中同时使用这两种工具，能有效缩短设计周期。通常，HyperLynx最初是作为高速PCB信号分析的工具，而XTK和ePlanner则用来进行更复杂的拓扑分析和约束条件生成。
增强布线能力
在确定布线规则后，设计工程师开始转入设计的物理实现。通常的PCB绘图工具提供综合的元件选择能力，能够设置板层，分配约束规则并管理板上所有元件的放置。优良工具必须使用方便，能自动管理所有的设计约束条件，并产生最终的电路板设计。
但在高速设计环境中这还不够，PCB绘图工具必须提供更加综合的解决方案。目前一些设计通常十分复杂，开发时间短，设计工程师不能再用过去的手工绘制方式，否则既费时又容易出错。为了尽可能提高工作效率并解决大量的信号分析问题，设计工程师需要一种工具使他们既能以批处理方式又能交互式完成布线。
Innoveda最新发布的PowerPCB 5.0满足了这种设计要求。这个基于形状和规则的电路板设计系统包含了BlazeRouter HSD(高速设计)这一高速设计选项，它允许根据高速约束条件，包括最小/最大长度、匹配长度和差分对(differential pair)进行自动布线。这类约束条件可以设置于规则体系中的任何地方，BlazeRouter HSD能自动按照这些规则实现设计。这样，设计工程师就可以设置并保护关键的电路拓扑，从而确保关键信号按正确的顺序连接。
该工具还为那些乐意于手动布线的设计工程师添加了交互式布线编辑器，并专门为约束条件产生的网络提供大量的特殊支持。这个新的快速交互式布线编辑器(FIRE)具有多种设计规则检查(DRC)模式和新的布线编辑功能。设计工程师可以自动添加“Z”型插孔，寻找差分对，监控走线长度或根据特定的约束规则进行设计。这样，设计工程师可以更容易实现密集布线设计，在最少的板层上实现更大的布线密度。
此外，该工具还提供了一个图解反馈功能，为设计工程师指出某布线选择对板上其它网络的影响。过去，设计工程师很难知道关键网络的修改对设计的其它部分有什么影响。BlazeRouter HSD将这些过去难以了解的影响用图解的形式表示出来，用不同的颜色和亮度表示不同的影响。这能够帮助设计工程师了解每一个布线选择可能存在的影响。
建立一套完整的设计方法
在解决如今电路板设计中普遍存在的高速问题方面，以上这些工具代表了当前最主要的发展。但是，设计工具还必须增加更多的功能来适应电路板设计中快速增长的时钟速度和复杂性，特别是需要用一个综合的设计方法来替代现在的多点设计工具。
新方法具有怎样的设计流程呢？为了解决关键路径中的高速问题，必须在流程最初的设计定义阶段添加新的功能。要达到这一目的，新方法必须有强大的仿真和分析能力。同时，必须能了解电路板设计的关键数据，尤其是有关元器件的可用性和成本等信息。理想的情况是，设计工程师通过设计平台能实现整个公司内部的协作，设计工程师通过网络不但可以在设计工程师之间交流设计思想，还可以与采购和生产等其它部门进行沟通。
同时，高速电路板的设计在很大程度上依赖于一种约束生成方法。当前，设计工程师将电子设计数据和设计约束条件输入到电路板绘图软件实现电路设计，但信号完整性问题和电路板设计日益增加的复杂度使问题更加复杂化。为解决这些高速和复杂电路板上的信号完整性问题，他们必须在绘制电路板之前就对设计进行仿真和综合。这就对设计环境提出了新要求，从电特性到制造工艺，设计工程师都必须制定约束条件。在一个理想的设计平台上，设计工程师不但可以针对走线长度、电磁干扰或串扰等参数制定电特性规则，而且可以针对元件间隔、高度限制和旋转角度设置元件放置规则。
为了快速生成这类约束条件，该设计环境必须具有强大的拓扑分析和“可能情况”分析能力。最好能允许设计工程师以电路图形式设计和仿真网络拓扑，允许采用信号完整性分析引擎在多次仿真中改变拓扑参数，然后还可以研究各种端接方案，并使之与延迟约束条件、电路层选项和走线间距共同作用，使信号完整性受到的影响降至最低。这种功能还应该与元件的放置紧密结合，并与规划功能联系起来，这样，设计工程师才好定义初始的元件放置，并了解布线策略的性能。总而言之，新的设计环境必须提供强大的约束条件管理能力，以便设计工程师组织和管理众多的信息。
不仅如此，这种新的面向高速设计的方法在开发过程的后期还必须提供校验功能。过去，电路设计工程师只有当板上存在关键网络才进行布线后期校验，而对整个电路板设计进行完全的综合校验则认为复杂费时。但这一观点正在变化，因为今天的高速电路板设计中，成千上万的网络之间复杂的交互作用很难预测。要保证设计的可靠性，唯一的办法就是对整个布线设计进行彻底的整体仿真。
一个理想的高速设计流程能够解决这些问题，该流程所使用的设计环境必须包含高速、高精度的信号分析引擎，能够在一段相对较短的时间内完成板上所有信号的仿真。同时，该仿真引擎还必须能仿真多个电路板和多个设备等可能情况，并支持该引擎所在设计环境可能会使用的多个PCB数据库。
作者：Ken Tepper
副总裁
Innoveda公司
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电子设备中电路板布局、布线和安装的抗ESD设计规则
在电子产品设计中必须遵循抗静电释放的设计规则，本文介绍静电释放(ESD)产生的原理，以及机箱、屏蔽层、接地、布线设计等诸多设计规则，它们有助于预防并解决静电释放产生的危害，值得中国电子设备设计工程师认真研究和学习。
许多产品设计工程师通常在产品进入到生产环节时才着手考虑抗静电释放(ESD)的问题。如果电子设备不能通过抗静电释放测试，他们就会加班加点找寻不破坏原有设计的解决方案。然而，最终的方案通常都要采用昂贵的元器件，还要在制造过程中采用手工装配，甚至需要重新设计，因此，产品的进度势必受到影响。
即使对经验丰富的工程师和设计工程师，也可能并不知道设计中的哪些部分有利于抗ESD。大多数电子设备在生命期内99%的时间都处于一个充满ESD的环境之中，ESD可能来自人体、家具、甚至设备自身内部。电子设备完全遭受ESD损毁比较少见，然而ESD干扰却很常见，它会导致设备锁死、复位、数据丢失和不可靠。其结果可能是：在寒冷干燥的冬季电子设备经常出现故障现象，但是维修时又显示正常，这样势必影响用户对电子设备及其制造商的信心。
ESD产生的机理
要防止ESD，首先必须知道ESD是什么以及ESD进入电子设备的过程。一个充电的导体接近另一个导体时，就有可能发生ESD。首先，两个导体之间会建立一个很强的电场，产生由电场引起的击穿。两个导体之间的电压超过它们之间空气和绝缘介质的击穿电压时，就会产生电弧。在0.7ns到10ns的时间里，电弧电流会达到几十安培，有时甚至会超过100安培。电弧将一直维持直到两个导体接触短路或者电流低到不能维持电弧为止。
ESD的产生取决于物体的起始电压、电阻、电感和寄生电容：
可能产生电弧的实例有人体、带电器件和机器。
可能产生尖峰电弧的实例有手或金属物体。
可能产生同极性或者极性变化的多个电弧的实例有家具。
ESD可以通过五种耦合途径进入电子设备：
初始的电场能容性耦合到表面积较大的网络上，并在离ESD电弧100mm处产生高达4000V/m的高压。
电弧注入的电荷/电流可以产生以下的损坏和故障：
a. 穿透元器件内部薄的绝缘层，损毁MOSFET和CMOS元器件的栅极(常见)。b. CMOS器件中的触发器锁死(常见)。c. 短路反偏的PN结(常见)。d. 短路正向偏置的PN结(少见)。e. 熔化有源器件内部的焊接线或铝线(少见)。
电流会导致导体上产生电压脉冲(V=L×dI/dt)，这些导体可能是电源、地或信号线，这些电压脉冲将进入与这些网络相连的每一个元器件(常见)。
电弧会产生一个频率范围在1MHz到500MHz的强磁场，并感性耦合到临近的每一个布线环路，在离ESD电弧100mm远的地方产生高达15A/m的电流。
电弧辐射的电磁场会耦合到长的信号线上，这些信号线起到接收天线的作用(少见)。
ESD会通过各种各样的耦合途径找到设备的薄弱点。ESD频率范围宽，不仅仅是一些离散的频点，它甚至可以进入窄带电路中。为了防止ESD干扰和损毁，必须隔离这些路径或者加强设备的抗ESD能力。表1描述了对可能出现的ESD的防范措施以及发挥作用的场合。
防患于未然
塑料机箱、空气空间和绝缘体可以屏蔽射向电子设备的ESD电弧。除利用距离保护以外，还要建立一个击穿电压为20kV的抗ESD环境。
A1. 确保电子设备与下列各项之间的路径长度超过20mm。
包括接缝、通风口和安装孔在内任何用户能够接触到的点。在电压一定的情况下，电弧通过介质的表面比通过空气传播得更远。
任何用户可以接触到的未接地金属，如紧固件、开关、操纵杆和指示器。
A2. 将电子设备装在机箱凹槽或槽口处来增加接缝处的路径长度。
A3.在机箱内用聚脂薄膜带来覆盖接缝以及安装孔，这样延伸了接缝/过孔的边缘，增加了路径长度。
A4.用金属帽或者屏蔽塑料防尘盖罩住未使用或者很少使用的连接器。
A5.使用带塑料轴的开关和操纵杆，或将塑料手柄/套子放在上面来增加路径长度。避免使用带金属固定螺丝的手柄。
A6.将LED和其它指示器装在设备内孔里，并用带子或者盖子将它们盖起来，从而延伸孔的边沿或者使用导管来增加路径长度。
A7.延伸薄膜键盘边界使之超出金属线12mm，或者用塑料企口来增加路径长度。
A8. 将散热器靠近机箱接缝，通风口或者安装孔的金属部件上的边和拐角要做成圆弧形状。
A9. 塑料机箱中，靠近电子设备或者不接地的金属紧固件不能突出在机箱中。
A10. 如果产品不能通过桌面/地面或者水平耦合面的间接ESD测试，可以安装一个高支撑脚使之远离桌面或地面。
A11.在触摸橡胶键盘上，确保布线紧凑并且延伸橡胶片以增加路径长度。
A12.在薄膜键盘电路层周围涂上粘合剂或密封剂。
A13.在机箱箱体接合处，要使用耐高压硅树脂或者垫圈实现密闭、防ESD、防水和防尘。
机箱和屏蔽
利用金属机箱和屏蔽罩可以阻止ESD电弧以及相应的电磁场，并且保护设备免受间接ESD的影响，目的是将全部ESD阻隔在机箱以外。对于静电敏感的电子设备来说，不接地机箱至少应该具有20kV的击穿电压(规则A1到A9)；而对接地机箱，电子设备至少要具备1,500V击穿电压以防止二级电弧，并且要求路径长度大于等于2.2mm。
以下措施能使ESD的屏蔽更有效。
B1. 如果需要，应设计由以下屏蔽材料制成的机箱：
金属板；
聚酯薄膜/铜或者聚酯薄膜/铝压板；
具有焊接结点的热成型金属网。
热成型金属化的纤维垫子(非编织)或者织物(编织)；
银、铜或者镍涂层；
锌电弧喷涂；
真空金属处理；
无电电镀；
塑料中加入导体填充材料；
对结合点和边缘的处理很关键。
B2. 选择一种具有高传导率(低电阻系数)的材料，见表2。
B3. 选择屏蔽材料、紧固件材料和垫圈材料来尽可能地减轻腐蚀。参考表2。1. 相互接触的部件彼此之间的电势(EMF)应该小于0.75V。如果在一个盐性潮湿环境中，那么彼此之间的电势必须小于0.25V。2. 阳极(正极)部件的尺寸应该大于阴极(负极)部件。
B4. 用缝隙宽度5倍以上的屏蔽材料叠合在接缝处。
B5. 在屏蔽层与箱体之间每隔20mm(0.8英寸)的距离通过焊接、紧固件等方式实现电连接。
B6. 用垫圈实现缝隙的桥接，消除开槽并且在缝隙之间提供导电通路。
B7. 杜绝缺口、裂缝和屏蔽太薄的情况。
B8. 避免屏蔽材料中出现直拐角以及过大的弯角。
B9. 确保孔径小于等于20mm以及槽的长度小于等于20mm。相同开口面积条件下，采用孔比槽好。
B10. 如果要求大的开口以及有敏感器件，应该在操纵杆、指示器之间设置第二层屏蔽。
B11. 如果可能，使用几个小的开口来代替一个大的开口。
B12. 如果可能，这些开口之间的间距尽量大。
B13. 对接地设备，在连接器进入的地方将屏蔽层和机箱地连接在一起。
B14. 对未接地(双重隔离)设备，将屏蔽材料同开关附近的电路公共地连接起来。
B15. 在靠近电子设备处并行放置一个地平面或二级屏蔽(金属或者铜/聚酯薄膜分层)，并且弯曲该地平面以便在电缆进入位置可以连接到机箱地或者电路的公共地。
B16. 尽量让电缆进入点靠近面板中心，而不是靠近边缘或者拐角的位置。
B17. 在屏蔽装置中排列的各个开槽要与ESD电流流过的方向平行。
B18. 当考虑间接ESD问题时，应该在水平的电路板和背板下面安装一个局部的屏蔽装置。
在电源连接器和连接器引向外部的地方，要连接到机箱地或者电路的公共地。
在安装孔的位置使用带金属支架的金属片来充当附加的接地点，或者用塑料支架来实现绝缘和隔离。
电路板/背板下面，要放置聚酯薄膜/铜或者聚酯薄膜/铝压板，并在机箱和连接器金属体之间安放一个紧固薄片，既便宜又容易实现。
在底盘中，要使用导电涂层或者导电的填充物(见B1)。
B19. 在塑料机箱上的控制面板和键盘位置处安装局部屏蔽装置来阻止ESD：
电源连接器和引向外部的连接器的位置，要连接到机箱地或者电路公共地。
使用金属片以便小的高频电容可以焊接在屏蔽装置与开关/操纵杆/指示器的连接处之间。
在塑料中使用聚酯薄膜/铜或者聚酯薄膜/铝压板，或者使用导电涂层或导电填充物。
B20. 在铝板上使用薄的导电铬化镀层或者铬酸盐涂层，但不能采用阳极电镀。
B21. 要达到大于20到40dB的屏蔽效果。
B22. 除去阳极电镀以及接缝、接合处和连接器处的涂层。
B23. 在不锈钢的焊接接合处实现良好的导电连续性。
B24. 在塑料中要使用导电填充材料。由于铸型部件的表面通常具有树脂材料，这样很难实现低电阻的连接。
B25. 在钢材料上使用薄的导电铬酸盐涂层。
B26. 让清洁整齐的金属表面直接接触而不要依靠螺钉来实现金属部件的连接。
B27. 紧靠双面板的位置处增加一个地平面，在最短间距处将该地平面连接到电路上的接地点。
B28. 沿整个外围用屏蔽涂层(铟锡氧化物、铟氧化物和锡氧化物等)将显示器与机箱屏蔽装置连接在一起。
B29. 在操作员经常接触的位置处，要提供一个到地的抗静电(弱导电)路径，比如键盘上的空格键。
B30. 要让操作员很难产生到金属板边缘或角的电弧放电。电弧放电到这些点会比电弧放电到金属板中心导致更多间接ESD的影响。
B31. 在薄膜键盘电路和与其相对的邻近电路之间放置一个接地的导电层。
接地和邦定
ESD电弧电流放电时首先对被击中金属物体的寄生电容充电，然后流经每一个可能的导电路径。电弧电流更容易在片状、或短而宽的带状导体而不是窄线上流过。金属部件之间通过邦定(binding)建立低阻抗的路径，从而使相互之间的电压差降至最低，而接地则提供最终泄放掉累积电荷的路径。为了使接地和邦定能够有效地防止ESD，应该确保ESD电流密度和电流路径阻抗尽可能低。
C1.在ESD电流预计会流过的位置采用多点接地。
C2.在预计ESD电流不会流过的位置采用单点接地。
C3.将机箱的金属部分同底盘地连接在一起。
C4.确保每个电缆进入点离机箱地的距离在40mm(1.6英寸)以内。
C5.将连接器外壳和金属开关外壳都连接到机箱地上。
C6.在薄膜键盘周围放置宽的导电保护环，将环的外围连接到金属机箱上，或至少在四个拐角处连接到金属机箱上。不要将该保护环与PCB地连接在一起。
C7.在靠近连接器的地方，要将连接器上的信号用一个L-C或者磁珠-电容滤波器接到连接器的机箱地上。
C8.确保未隔离的机箱地与电子设备的距离大于等于2.2mm。
C9.在机箱地和电路公共地之间加入一个磁珠。
C10.确保邦定接头短而粗。如果可能，长宽比尽量做到小于等于5:1。
C11.如果可能使用多个邦定接头，从而避免ESD电流过分集中。
C12.确保邦定接头和邦定线远离易受影响的电子设备或者这些电子设备的电缆。
C13. 选择邦定接头和邦定线的材料以及紧固件/紧固方式时，要尽可能减小侵蚀，见表2。
1. 相互靠近的部件之间的EMF必须小于0.75V，如果在潮湿的环境中EMF值必须小于0.25V；
2. 阳极(正极)部件的尺寸应大于阴极(负极)部件。
C14.将控制金属柄接地到具有接地叉指或导电衬套的屏蔽装置上。
C15.确保邦定带和邦定线远离易受ESD影响的PCB。
C16.在铰链中要补充邦定带或邦定线。
C17. 通过焊接、铜焊、铅焊或型铁弯曲等方式来焊接不能分开的金属片。
C18.从操作/维修考虑，必须分离的金属片要通过下面的方式邦定起来：1.要让金属表面保持清洁并直接接触。2.让具有薄导电涂层的金属表面直接紧密接触。
C19.固体邦定带优于编织邦定带。
C20.确保邦定处不潮湿。
C21.使用多个导体将机箱内所有电路板的地平面或地网格连接在一起。
C22.确保邦定点和垫圈的宽度大于5mm。
保护电源
电子设备内部的电源分配系统是遭受ESD电弧感性耦合的主要对象。下面的步骤将有助于电源分配系统防范ESD。
D1.将电源线和相应的回路线紧密绞合在一起。
D2.在每一根电源线进入电子设备的地方放一个磁珠。
D3.在每一个电源管脚和紧靠电子设备机箱地之间放一个瞬流抑制器、金属氧化压敏电阻(MOV)或者1kV高频电容。
D4. 最好在PCB上布置专门的电源和地平面，或者紧密的电源和地栅格，并采用大量旁路和去耦电容。
抗ESD的布局布线设计
通过PCB的分层设计、恰当的布局布线和安装以及上述ESD防范方法可以实现PCB的抗ESD设计。要达到期望的抗ESD能力，通常要通过几个测试-解决问题-重新测试这样的周期，每一个周期都可能至少影响到一块PCB的设计。在PCB设计过程中，通过预测可以将绝大多数设计修改仅限于增减元器件。
要调整PCB布局布线，使之具有最强的ESD防范性能。
E1.尽可能使用多层PCB：
相对于双面PCB而言，地平面和电源平面以及排列紧密的信号线-地线间距能够减小共模阻抗(common impedance)和感性耦合，使之达到双面PCB的1/10到1/100。
尽量地将每一个信号层都紧靠一个电源层或地线层。
对于顶层和底层表面都有元器件、具有很短连接线以及许多填充地的高密度PCB，可以考虑使用内层线。大多数的信号线以及电源和地平面都在内层上，因而类似于具备屏蔽功能的法拉第盒。
E2.对于双面PCB来说，要采用紧密交织的电源和地栅格。
电源线紧靠地线。
在垂直和水平线或填充区之间，要尽可能多地连接。
一面的栅格尺寸小于等于60mm。
如果可能，栅格尺寸应小于13mm(0.5英寸)。
E3.确保每一个电路尽可能紧凑。
E4.尽可能将所有连接器都放在一边。
E5.如果可能，将电源线从卡的中央引入，并远离容易直接遭受ESD影响的区域。
E6.在引向机箱外的连接器(容易直接被ESD击中)下方的所有PCB层上，要放置宽的机箱地或者多边形填充地，并每隔大约13mm的距离用过孔将它们连接在一起。
E7.在卡的边缘上放置安装孔，安装孔周围用无阻焊剂的顶层和底层焊盘连接到机箱地上。
E8. PCB装配时，不要在顶层或者底层的焊盘上涂覆任何焊料。使用具有内嵌垫圈的螺钉来实现PCB与金属机箱/屏蔽层或接地面上支架的紧密接触。
E9.在每一层的机箱地和电路地之间，要设置相同的“隔离区”；如果可能，保持间隔距离为0.64mm(0.025英寸)。
E10.在卡的顶层和底层靠近安装孔的位置，每隔100mm(4.0英寸)沿机箱地线将机箱地和电路地用1.27mm宽(0.050英寸)的线连接在一起。与这些连接点的相邻处，在机箱地和电路地之间放置用于安装的焊盘或安装孔。这些地线连接可以用刀片划开，以保持开路；或用磁珠/高频电容的跳接，以改变ESD测试时的接地机制。
E11.如果电路板不会放入金属机箱或者屏蔽装置中，在电路板的顶层和底层机箱地线上不能涂阻焊剂，这样它们可以作为ESD电弧的放电棒。
E12.要以下列方式在电路周围设置一个环形地：
除边缘连接器以及机箱地以外，在整个外围四周放上环形地通路。
确保所有层的环形地宽度大于2.5mm (0.1英寸)。
每隔13mm(0.5英寸)用过孔将环形地连接起来。
将环形地与多层电路的公共地连接到一起。
对安装在金属机箱或者屏蔽装置里的双面板来说，应该将环形地与电路公共地连接起来。
不屏蔽的双面电路则应该将环形地连接到机箱地，环形地上不能涂阻焊剂，以便该环形地可以充当ESD的放电棒，在环形地(所有层)上的某个位置处至少放置一个0.5mm宽(0.020英寸)的间隙，这样可以避免形成一个大的环路。
信号布线离环形地的距离不能小于0.5mm。
E13.在能被ESD直接击中的区域，每一个信号线附近都要布一条地线。
E14.I/O电路要尽可能靠近对应的连接器。
E15.对易受ESD影响的电路，应该放在靠近电路中心的区域，这样其它的电路可以为它们提供一定的屏蔽作用。
E16.通常在接收端放置串联的电阻和磁珠，而对那些易被ESD击中的电缆驱动器，也可以考虑在驱动端放置串联的电阻或磁珠。
E17.通常在接收端放置瞬态保护器。1.用短而粗的线(长度小于5倍宽度，最好小于3倍宽度)连接到机箱地。2.从连接器出来的信号线和地线要直接接到瞬态保护器，然后才能接电路的其它部分。
E18.在连接器处或者离接收电路25mm(1.0英寸)的范围内，要放置滤波电容。1.用短而粗的线连接到机箱地或者接收电路地(长度小于5倍宽度，最好小于3倍宽度)。2.信号线和地线先连接到电容再连接到接收电路。
E19.要确保信号线尽可能短。
E20.信号线的长度大于300mm(12英寸)时，一定要平行布一条地线。
E21.确保信号线和相应回路之间的环路面积尽可能小。对于长信号线每隔几厘米或几英寸调换信号线和地线的位置来减小环路面积。
E22.从网络的中心位置驱动信号进入多个接收电路。
E23.确保电源和地之间的环路面积尽可能小，在靠近集成电路芯片每一个电源管脚的地方放置一个高频电容。
E24.在距离每一个连接器80mm(3英寸)范围以内放置一个高频旁路电容。
E25.在可能的情况下，要用地填充未使用的区域，每隔60mm距离将所有层的填充地连接起来。
E26.确保在任意大的地填充区(大约大于25×6mm(1×0.25英寸))的两个相反端点位置处要与地连接。
E27.电源或地平面上开口长度超过8mm(0.3英寸)时，要用窄的线将开口的两侧连接起来。
E28.复位线、中断信号线或者边沿触发信号线不能布置在靠近PCB边沿的地方。
E29.将安装孔同电路公地连接在一起，或者将它们隔离开来。1.金属支架必须和金属屏蔽装置或者机箱一起使用时，要采用一个零欧姆电阻实现连接。2.确定安装孔大小来实现金属或者塑料支架的可靠安装，在安装孔顶层和底层上要采用大焊盘，底层焊盘上不能采用阻焊剂，并确保低层焊盘不采用波峰焊工艺焊接。
E30.不能将受保护的信号线和不受保护的信号线并行排列。
E31.要特别注意复位、中断和控制信号线的布线。1.要采用高频滤波。2.远离输入和输出电路。3.远离电路板边缘。
E32.PCB要插入机箱内，不要安装在开口位置或者内部接缝处。
E33.要注意磁珠下、焊盘之间、可能接触到磁珠的信号线的布线。有些磁珠导电性能相当好，可能会产生意外的导电路径。
E34.如果一个机箱或者主板要内装几个电路卡，应该将对静电最敏感的电路卡放在最中间。
作者：John R. Barnes
顾问工程师
Lexmark国际公司
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实现PCB高效自动布线的设计技巧和要点
尽管现在的EDA工具很强大，但随着PCB尺寸要求越来越小，器件密度越来越高，PCB设计的难度并不小。如何实现PCB高的布通率以及缩短设计时间呢？本文介绍PCB规划、布局和布线的设计技巧和要点。
Tom Stout
高级设计工程师
PCB优化设计协会
Jean Cortjens-Stout
高级PCB设计师
Colorgraphic Communications公司
现在PCB设计的时间越来越短，越来越小的电路板空间，越来越高的器件密度，极其苛刻的布局规则和大尺寸的元件使得设计师的工作更加困难。为了解决设计上的困难，加快产品的上市，现在很多厂家倾向于采用专用EDA工具来实现PCB的设计。但专用的EDA工具并不能产生理想的结果，也不能达到100%的布通率，而且很乱，通常还需花很多时间完成余下的工作。
现在市面上流行的EDA工具软件很多，但除了使用的术语和功能键的位置不一样外都大同小异，如何用这些工具更好地实现PCB的设计呢？在开始布线之前对设计进行认真的分析以及对工具软件进行认真的设置将使设计更加符合要求。下面是一般的设计过程和步骤。
确定PCB的层数
电路板尺寸和布线层数需要在设计初期确定。如果设计要求使用高密度球栅阵列(BGA)组件，就必须考虑这些器件布线所需要的最少布线层数。布线层的数量以及层叠(stack-up)方式会直接影响到印制线的布线和阻抗。板的大小有助于确定层叠方式和印制线宽度，实现期望的设计效果。
多年来，人们总是认为电路板层数越少成本就越低，但是影响电路板的制造成本还有许多其他因素。近几年来，多层板之间的成本差别已经大大减小。在开始设计时最好采用较多的电路层并使敷铜均匀分布，以避免在设计临近结束时才发现有少量信号不符合已定义的规则以及空间要求，从而被迫添加新层。在设计之前认真的规划将减少布线中很多的麻烦。
设计规则和限制
自动布线工具本身并不知道应该做些什么。为完成布线任务，布线工具需要在正确的规则和限制条件下工作。不同的信号线有不同的布线要求，要对所有特殊要求的信号线进行分类，不同的设计分类也不一样。每个信号类都应该有优先级，优先级越高，规则也越严格。规则涉及印制线宽度、过孔的最大数量、平行度、信号线之间的相互影响以及层的限制，这些规则对布线工具的性能有很大影响。认真考虑设计要求是成功布线的重要一步。
元件的布局
为最优化装配过程，可制造性设计(DFM)规则会对元件布局产生限制。如果装配部门允许元件移动，可以对电路适当优化，更便于自动布线。所定义的规则和约束条件会影响布局设计。
在布局时需考虑布线路径(routing channel)和过孔区域，如图1所示。这些路径和区域对设计人员而言是显而易见的，但自动布线工具一次只会考虑一个信号，通过设置布线约束条件以及设定可布信号线的层，可以使布线工具能像设计师所设想的那样完成布线。
扇出设计
在扇出设计阶段，要使自动布线工具能对元件引脚进行连接，表面贴装器件的每一个引脚至少应有一个过孔，以便在需要更多的连接时，电路板能够进行内层连接、在线测试(ICT)和电路再处理。
为了使自动布线工具效率最高，一定要尽可能使用最大的过孔尺寸和印制线，间隔设置为50mil较为理想。要采用使布线路径数最大的过孔类型。进行扇出设计时，要考虑到电路在线测试问题。测试夹具可能很昂贵，而且通常是在即将投入全面生产时才会订购，如果这时候才考虑添加节点以实现100%可测试性就太晚了。
经过慎重考虑和预测，电路在线测试的设计可在设计初期进行，在生产过程后期实现，根据布线路径和电路在线测试来确定过孔扇出类型，电源和接地也会影响到布线和扇出设计。为降低滤波电容器连接线产生的感抗，过孔应尽可能靠近表面贴装器件的引脚，必要时可采用手动布线，这可能会对原来设想的布线路径产生影响，甚至可能会导致你重新考虑使用哪种过孔，因此必须考虑过孔和引脚感抗间的关系并设定过孔规格的优先级。
手动布线以及关键信号的处理
尽管本文主要论述自动布线问题，但手动布线在现在和将来都是印刷电路板设计的一个重要过程。采用手动布线有助于自动布线工具完成布线工作。如图2a和图2b所示，通过对挑选出的网络(net)进行手动布线并加以固定，可以形成自动布线时可依据的路径。
无论关键信号的数量有多少，首先对这些信号进行布线，手动布线或结合自动布线工具均可。关键信号通常必须通过精心的电路设计才能达到期望的性能。布线完成后，再由有关的工程人员来对这些信号布线进行检查，这个过程相对容易得多。检查通过后，将这些线固定，然后开始对其余信号进行自动布线。
自动布线
对关键信号的布线需要考虑在布线时控制一些电参数，比如减小分布电感和EMC等，对于其它信号的布线也类似。所有的EDA厂商都会提供一种方法来控制这些参数。在了解自动布线工具有哪些输入参数以及输入参数对布线的影响后，自动布线的质量在一定程度上可以得到保证。
应该采用通用规则来对信号进行自动布线。通过设置限制条件和禁止布线区来限定给定信号所使用的层以及所用到的过孔数量，布线工具就能按照工程师的设计思想来自动布线。如果对自动布线工具所用的层和所布过孔的数量不加限制，自动布线时将会使用到每一层，而且将会产生很多过孔。
在设置好约束条件和应用所创建的规则后，自动布线将会达到与预期相近的结果，当然可能还需要进行一些整理工作，同时还需要确保其它信号和网络布线的空间。在一部分设计完成以后，将其固定下来，以防止受到后边布线过程的影响。
采用相同的步骤对其余信号进行布线。布线次数取决于电路的复杂性和你所定义的通用规则的多少。每完成一类信号后，其余网络布线的约束条件就会减少。但随之而来的是很多信号布线需要手动干预。现在的自动布线工具功能非常强大，通常可完成100%的布线。但是当自动布线工具未完成全部信号布线时，就需对余下的信号进行手动布线。
自动布线的设计要点包括：1. 略微改变设置，试用多种路径布线；2. 保持基本规则不变，试用不同的布线层、不同的印制线和间隔宽度以及不同线宽、不同类型的过孔如盲孔、埋孔等，观察这些因素对设计结果有何影响；3．让布线工具对那些默认的网络根据需要进行处理；4.信号越不重要，自动布线工具对其布线的自由度就越大。
布线的整理
如果你所使用的EDA工具软件能够列出信号的布线长度，检查这些数据，你可能会发现一些约束条件很少的信号布线的长度很长。这个问题比较容易处理，通过手动编辑可以缩短信号布线长度和减少过孔数量。在整理过程中，你需要判断出哪些布线合理，哪些布线不合理。同手动布线设计一样，自动布线设计也能在检查过程中进行整理和编辑。
电路板的外观
以前的设计常常注意电路板的视觉效果，现在不一样了。自动设计的电路板不比手动设计的美观，但在电子特性上能满足规定的要求，而且设计的完整性能得到保证。
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电路板设计过程中采用差分信号线布线的优势和布线策略
布线非常靠近的差分信号对相互之间也会互相紧密耦合，这种互相之间的耦合会减小EMI发射，差分信号线的主要缺点是增加了PCB的面积，本文介绍电路板设计过程中采用差分信号线布线的布线策略。
众所周知，信号存在沿信号线或者PCB线下面传输的特性，即便我们可能并不熟悉单端模式布线策略，单端这个术语将信号的这种传输特性与差模和共模种信号传输方式区别开来，后面这两种信号传输方式通常更为复杂。
差分和共模方式
差模信号通过一对信号线来传输。一个信号线上传输我们通常所理解的信号；另一个信号线上则传输一个等值而方向相反(至少在理论上是这样)的信号。差分和单端模式最初出现时差异不大，因为所有的信号都存在回路。
单端模式的信号通常经由一个零电压的电路(或者称为地)来返回。差分信号中的每一个信号都要通过地电路来返回。由于每一个信号对实际上是等值而反向的，所以返回电路就简单地互相抵消了，因此在零电压或者是地电路上就不会出现差分信号返回的成分。
共模方式是指信号出现在一个(差分)信号线对的两个信号线上，或者是同时出现在单端信号线和地上。对这个概念的理解并不直观，因为很难想象如何产生这样的信号。这主要是因为通常我们并不生成共模信号的缘故。共模信号绝大多数都是根据假想情况在电路中产生或者由邻近的或外界的信号源耦合进来的噪声信号。共模信号几乎总是“有害的”，许多设计规则就是专为预防共模信号出现而设计的。
差分信号线的布线
通常(当然也有一些例外)差分信号也是高速信号，所以高速设计规则通常也都适用于差分信号的布线，特别是设计传输线1这样的信号线时更是如此。这就意味着我们必须非常谨慎地设计信号线的布线，以确保信号线的特征阻抗沿信号线各处连续并且保持一个常数。
在差分线对的布局布线过程中，我们希望差分线对中的两个PCB线完全一致。这就意味着，在实际应用中应该尽最大的努力来确保差分线对中的PCB线具有完全一样的阻抗并且布线的长度也完全一致。差分PCB线通常总是成对布线，而且它们之间的距离沿线对的方向在任意位置都保持为一个常数不变。通常情况下，差分线对的布局布线总是尽可能地靠近。
差分信号的优势
单端信号通常总是参照某种“参考”电平。这种“参考”电平可能是一个正值电压也可能是地电压、一个器件的阈值电压、或者是其它什么地方的另外一个信号。而另一方面差分信号则总是参照该差分线对中的另一方。也就是说，如果一个信号线(+信号)上的电压高于另一个信号线(-信号)上的电压，那么我们就可以得到一种逻辑状态；而如果前者低于后者那么我们就可以得到另外的一种逻辑状态，参见图1。
差分信号具有如下几个优点：1. 时序得到精确的定义，这是由于控制信号线对的交叉点要比控制信号相对于一个参考电平的绝对电压值来得简单。这也是需要精确实现差分线对等长布线的一个理由。如果信号不能同时到达差分线对的另一端的话，那么源端所能够提供的任何时序的控制都会大打折扣。此外，如果差分线对远端的信号并非严格意义上的等值而反向，那么就会出现共模噪声，而这将导致信号时序和EMI方面的问题。2. 由于差分信号并不参照它们自身以外的任何信号，并且可以更加严格地控制信号交叉点的时序，所以差分电路同常规的单端信号电路相比通常可以工作在更高的速度。
由于差分电路的工作取决于两个信号线(它们的信号等值而反向)上信号之间的差值，同周围的噪声相比，得到的信号就是任何一个单端信号的两倍大小。所以，在其它所有情况都一样的条件下，差分信号总是具有更高的信噪比因而提供更高的性能。
差分电路对于差分对上的信号电平之间的差异非常灵敏。但是相对于一些其它的参考(尤其是地)来说，它们对于差分线上的绝对电压值却不敏感。相对来说，差分电路对于类似地弹反射和其它可能存在于电源和地平面上的噪声信号等这样的问题是不敏感的，而对共模信号来说，它们则会完全一致地出现在每一条信号线上。
差分信号对EMI和信号之间的串扰耦合也具有一定的免疫能力。如果一对差分信号线对的布线非常紧凑，那么任何外部耦合的噪声都会相同程度地耦合到线对中的每一条信号线上。所以耦合的噪声就成为“共模”噪声，而差分信号电路对这种信号具有非常完美的免疫能力。如果线对是绞合在一起的(比如双绞线)，那么信号线对耦合噪声的免疫能力会更强。由于不可能在PCB上很方便地实现差分信号的绞合，那么尽可能地将它们的布线靠近在一起就成为实际应用中一种非常好的办法。
布线非常靠近的差分信号对相互之间也会互相紧密耦合。这种互相之间的耦合会减小EMI发射，特别是同单端PCB信号线相比。可以这样想象，差分信号中每一条信号线对外的辐射是大小相等而方向相反，因此会相互抵消，就像信号在双绞线中的情况一样。差分信号在布线时靠得越近，相互之间的耦合也就越强，因而对外的EMI辐射也就越小。
差分电路的主要缺点就是增加了PCB线。所以，如果应用过程中不能发挥差分信号的优点的话，那么不值得增加PCB面积。但是如果设计出的电路性能方面有重大改进的话，那么增加的布线面积所付出的代价就是值得的。
本文总结
差分信号线之间互相会耦合。这种耦合会影响信号线的外在阻抗，因此必须采用终端匹配策略(参见注解2中有关讨论以及差分阻抗的计算)。差分阻抗的计算很困难，国家半导体在这个领域提供了一些参考。Polar Instruments也提供一个独立的可以计算许多种不同的差分信号结构3的差分阻抗计算器(需要一些费用)。高端的设计工具包也可以计算差分阻抗。
但是要注意差分线之间的相互耦合将直接影响差分阻抗的计算。差分线之间的耦合必须保证沿整个差分线都保持为一个常数或者确保阻抗的连续性。这也是差分线之间必须保持“恒定间距”设计规则的原因。
Doug Brooks
总裁
UltraCAD Design Inc.
Email:doug@eskimo.com
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设计高速电路板的注意事项
我最近针对一篇关于PCB特性阻抗的文章写了封信。该文阐述了工艺过程的变化是怎样引起实际阻抗发生变化的，以及怎样用精确的现场解决工具(field solver)来预见这种现象。我在信中指出,即使没有工艺的变化，其它因素也会引起实际阻抗很大的不同。在设计高速电路板时，自动化设计工具有时不能发现这种不很明显但却非常重要的问题。然而，只要在设计的早期步骤当中采取一些措施就可以避免这种问题。我把这种技术称做“防卫设计”(defensive design)。
叠层数问题
一个好的叠层结构是对大多数信号整体性问题和EMC问题的最好防范措施，同时也最易被人们误解。这里有几种因素在起作用，能解决一个问题的好方法可能会导致其它问题的恶化。很多系统设计供应商会建议电路板中至少应该有一个连续平面以控制特性阻抗和信号质量，只要成本能承受得起，这是个很好的建议。EMC咨询专家时常建议在外层上放置地线填充(ground fill)或地线层来控制电磁辐射和对电磁干扰的灵敏度，在一定条件下这也是一种好建议。
图1：用电容模型分析叠层结构中的信号问题
然而，由于瞬态电流的原因，在某些普通设计中采用这种方法可能会遇到麻烦。首先，我们来看一对电源层/地线层这种简单的情况：它可看作为一个电容(图1)。可以认为电源层和地线层是电容的两个极板。要想得到较大的电容值，就需将两个极板靠得更近(距离D)，并增大介电常数(ε▼r▼)。电容越大则阻抗越低，这是我们所希望的，因为这样可以抑制噪声。不管其它层怎样安排，主电源层和地线层应相邻，并处于叠层的中部。如果电源层和地线层间距较大，就会造成很大的电流环并带来很大的噪声。如果对一个8层板，将电源层放在一侧而将地线层放在另一侧，将会导致如下问题：
最大的串扰。由于交互电容增大，各信号层之间的串扰比各层本身的串扰还大。
最大的环流。电流围绕各电源层流动且与信号并行,大量电流进入主电源层并通过地线层返回。EMC特性会由于环流的增大而恶化。
失去对阻抗的控制。信号离控制层越远，由于周围有其它导体,因此阻抗控制的精度就越低。
由于容易造成焊锡短路，可能会增加产品的成本。
我们必须在性能和成本之间进行折衷选择,为此,我在这里对怎样安排数字电路板以获得最好的SI和EMC特性，谈谈自己的见解。
PCB的各层分布一般是对称的。依笔者拙见，不应将多于两个的信号层相邻放置；否则，很大程度上将失去对SI的控制。最好将内部信号层成对地对称放置。除非有些信号需要连线到SMT器件,我们应尽量减少外层的信号布线。
图2：优秀设计方案的第一步是正确设计叠层结构
对层数较多的电路板,我们可将这种放置方法重复很多次(图2)。也可以增加额外的电源层和地线层；只要保证在两个电源层之间没有成对的信号层即可。
高速信号的布线应安排在同一对信号层内；除非遇到因SMT器件的连接而不得不违反这一原则。一种信号的所有走线都应有共同的返回路径(即地线层)。有两种思路和方法来判断什么样的两个层能看成一对：
保证在相等距离的位置返回信号完全相等。这就是说,应将信号对称地布线在内部地线层的两侧。这样做的优点是容易控制阻抗和环流；缺点是地线层上有很多过孔，而且有一些无用的层。
相邻布线的两个信号层。优点是地线层中的过孔可控制到最少(用埋式过孔)；缺点是对某些关键信号这种方法的有效性下降。
我喜欢采用第二种方法。元件驱动和接收信号的接地连接最好能够直接连接到与信号布线层相邻的层面。作为一个简单的布线原则，表层布线宽度按英寸计应小于按毫微妙计的驱动器上升时间的三分之一(例如：高速TTL的布线宽度为1英寸)。
如果是多电源供电，在各个电源金属线之间必须铺设地线层使它们隔开。不能形成电容,以免导致电源之间的AC耦合。
上述措施都是为了减少环流和串扰，并增强阻抗控制能力。地线层还会形成一个有效的EMC“屏蔽盒”。 在考虑对特性阻抗的影响的前提下，不用的表层区域都可以做成地线层。
特性阻抗
一种好的叠层结构就能够作到对阻抗的有效控制，其走线可形成易懂和可预测的传输线结构。现场解决工具能很好地处理这类问题，只要将变量数目控制到最少，就可以得到相当精确的结果。
但是，当三个以上的信号层叠在一起时，情况就不一定是这样了，其理由很微妙。目标阻抗值取决于器件的工艺技术。高速CMOS技术一般能达到约70Ω；高速TTL器件一般能达到约80Ω至100Ω。因为阻抗值通常对噪声容限和信号切换有很大的影响，所以进行阻抗选择时需要非常仔细；产品说明书对此应当给出指导。
现场解决工具的初始结果可能会遇到两种问题。首先是视野受到限制的问题，现场解决工具只对附近走线的影响做分析，而不考虑影响阻抗的其它层上的非平行走线。现场解决工具在布线前，即分配走线宽度时无法知道细节，但上述成对安排的方法可使这个问题变得最小。
值得一提的是不完全电源层(partial power planes)的影响。外层电路板上在布线后经常挤满了接地铜线,这样就有利于抑制EMI和平衡涂敷(balance plating)。如果只对外层采取这样的措施，则本文所推荐的叠层结构对特性阻抗的影响非常微小。
大量采用相邻信号层的效果是非常显著的。某些些现场解决工具不能发现铜箔的存在，因为它只能检查印制线和整个层面，所以对阻抗的分析结果是不正确的。当邻近的层上有金属时，它就象一个不太可靠的地线层一样。如果阻抗过低，瞬时电流就会很大,这是一个实际而且敏感的EMI问题。
导致阻抗分析工具失败的另一个原因是分布式电容。这些分析工具一般不能反映引脚和过孔的影响(这种影响通常用仿真器来进行分析)。这种影响可能会很大，特别是在背板上。其原因非常简单：
特性阻抗通常可用下述公式计算：
√L/C
其中，L和C分别是单位长度的电感和电容。
如果引脚是均匀排布的，附加的电容将大大影响这个计算结果。公式将变成：
√L/(C+C’)
C’是单位长度的引脚电容。
如果象在背板上那样连接器之间用直线相连，就可用总线路电容以及除了第一和最后一个引脚之外的总引脚电容。这样，有效阻抗就就会降低，甚至可能从80Ω降到8Ω。为了求得有效值，需将原阻抗值除以：
√(1+C’/C)
这种计算对于元件选择是很重要的。
延迟
模拟时，应该考虑元件和封装的电容(有时还应包括电感)。要注意两个问题。首先,仿真器可能不能正确模拟分布式电容；其次，还要注意不同生产情况对不完全层面和非平行走线的影响。许多现场解决工具都不能分析没有全电源或地线层的叠层分布。然而，如果与信号层相邻的是一个地线层，那么计算出的延迟会相当糟糕，比如电容，会有最大的延迟；如果一个双面板的两层都布有许多地线和VCC铜箔，这种情况就更严重。如果过程不是自动化的话，在一个CAD系统中设置这些东西将会是很繁乱的。
EMC
EMC的影响因素很多，其中许多因素通常都没能得到分析，即使得到分析，也往往是在设计完成以后，这就太迟了。下面是一些影响EMC的因素：
电源层的槽缝会构成了四分之一波长的天线。对于金属容器上需开安装槽的场合，应采用钻孔方法来代替。
感性元件。我曾碰到过一位设计人员，他遵循了所有的设计规则，也作了仿真，但他的电路板仍然有很多辐射信号。原因是：在顶层有两个电感相互平行放置，构成了变压器。
由于不完全接地层的影响,内层低阻抗引起外层较大的瞬态电流。
采用防卫设计可以避免这些问题中的大多数。首先应该作出正确的叠层结构和布线方略，这样就有了好的开始。
这里没有涉及某些基本问题，比如网络拓扑、信号失真原因和串扰计算方法；只是分析了一些敏感的问题，以帮助读者应用从EDA系统得到的结果。任何分析都要依赖于所采用的模型，分析不到的因素也会对结果产生影响。过于复杂就象太不精确一样，避免过多参量的变化，如印制线宽度等，有助于整齐、一致的设计。
如欲了解更多信息，请联系作者John Berrie:
Fax: 44-1454207803;
E-mail: John_Berrie@redac.co.uk